Проблемы верификации разработок DDR4 плат и целостности сигнала. Часть 3.
Генерирование данных глаза
DDR4 взял концепцию глаз-маски от технологии SerDes для оценки сигналов приемника, что показано на Рис.11. Однако, в отличие от сигналов SerDes сигналы DDR4 не имеют встроенных в поток данных часов. Данные регулируются внешним сигналом - DQS для данных и CLK для адреса/команды.
Таким образом, генерирование данных глаза как во время симулирования, так и во время измерения осциллографом не должно быть сгенерировано путем оборачивания DQ волн вокруг себя в установленный бит период. Так как сигнал DQ оцифровывается с помощью точного DQS, глаз должен быть сформирован путем оцифровывания вокруг DQS. Это позволит учесть нарушения DQS сигнала.
Один вариант выполнения этого – оцифровать данные сигнала для предварительно определенного временного окна вокруг каждого строба, пересекающегося как на Рис.13. Если строб рано, то некоторые части данных сигнала могут быть сдвинуты. Если строб отложен, то некоторые части данных могут быть невидимыми в окне. Таким образом реальное устройство будет реагировать, поскольку любой сдвиг в DQS будет влиять на оцифровку сигнала.
Чтобы проиллюстрировать это, приведем симуляцию DQS и DQ. Две части DQS намеренно не совпадают, чтобы создать не идеальный строб на приемнике. Сигнал идет при 2400Mbps.
Если сигнал ресивера просто обернут на около 416.67ps (один UI на 2400Mbps), тогда глаз будет иметь случайное искажение примерно в 12ps.
Однако, если глаз создан путем оцифровки сигнала вокруг строба, тогда – даже не принимая во внимание короткий сигнал, созданный первичным переходом строба, искажение, как видно по данным сигналам, увеличится до 20ps.
Модели IBIS известной мощности для DDR4 симуляции
IO модели (SPICE NETLIST или IBIS 4.2 против IBIS 5.0)
Широкие параллельные шины памяти могут представлять собой серьезные сложности для разработчиков, когда речь заходит о проектировании надежной сети доставки мощности (PDN). Одним из наиболее важных моментов в проектировании PDN является доставка мощности на чипы памяти драйверов вывода. Встроенные в микросхему драйверы (DQ) могут потребовать значительного тока, доставленного через иногда очень высоко индуктивные соединения корпусов. Эти выходы одновременного переключения (SSO) могут создать значительные проблемы с шумами, которые передаются на временное искажение и проблемы с целостностью сигнала (SI). Снижение SSO проблем в системе требует оптимизации проектирования PDN печатной платы, корпуса и микросхемы. Детальные модели схем необходимы для каждой части. Исторически подобные модели схем комбинируются и симулируются на симуляторах, базирующихся на SPICE, для анализа SSO эффектов. Эти симуляции очень интенсивны по вычислениям и время симуляции может занимать от нескольких часов до нескольких дней. Для решений о пространстве и анализа «что если» время симуляции слишком долгое.
SPICE модели транзисторного уровня накристалльных драйверов зачастую являются наиболее сложной деталью модели системы. Это особенно верно для наиболее точных моделей, которые включают базирующиеся на схеме RC паразитические элементы схемы. Эффективным способом снижения времени симуляции является использование этих поведенческих моделей буфера. Поведенческие модели используют более простые алгоритмы, чем SPICE модели, делая симуляцию более быстрой с таким же уровнем точности.
Информационная спецификация буфера Ввода/вывода (IBIS) - это формат поведенческого моделирования, повсеместно используемый в отрасли для SI симулирования. Широко используемые версии спецификаций IBIS включают IBIS 4.2 и IBIS 5.0. Рис.16 показывает стандартное применение модели схемы ввода/вывода с использованием SPICE списка соединений, IBIS 4.2 и IBIS 5.0. IBIS 4.2 и IBIS 5.0 имеют таблицы данных, описывающих характеристики схемы окончательного буфера ввода/вывода.
IBIS 4.2 предполагает идеальную мощность, соединенную с буфером. Поэтому SSO шум не может приниматься во внимание во время симуляции. IBIS 5.0 расширяет полезность симуляции целостности мощности (PI), специально позволяющей моделировать SSO шум. Новые ключевые слова в IBIS 5.0 специально для PI включают [Composite Current], [ISSO PU] и [ISSO PD]. [Composite Current] данные – это I-T таблицы, описывающие форму восходящих и нисходящих форм волн тока от терминала эталонной мощности буфера (VDE). Этот ток переключения включает вклад от накристальной развязывающей цепи, ток монтажной платы, любое прекращение тока, ток драйвера сигнала и ток до драйвера. Окончательный ток драйвера может быть точно получен в результате моделирования IBIS 4.2 моделей, но это может значительно недооценить общий ток драйвера без учета вклада тока до драйвера.
[ISSO PU] и [ISSO PD] данные – это таблицы, описывающие эффективный ток от натяжения и расслабления драйвера транзисторов как функцию напряжения на натяжении и расслаблении опорных узлов питания. Смоделированная проблема целостности мощности известна как ворота модуляции и вызывается снижением напряжения питания на кристалле, так как матрица PDN пытается мгновенно протянуть ток через индуктивный корпус PDN.
В дополнение к таблицам данных [Composite Current], [ISSO PU] и [ISSO PD] в файле IBIS, необходимо включить характеристики накристальной разъединяющей структуры источника питания. Из-за ограничений спецификаций IBIS модель разъединяющего электрического поведения должна быть включена в SSO моделирование сверх IBIS модели буфера, соединенная через эталонные терминалы питания и заземления.
Компромиссные решения между моделями SPICE, IBIS 4.2 и IBIS 5.0
Таблица 1 показывает сравнение времени симуляции между моделями. Симуляция с IBIS моделями (и 4.2 и 5.0) примерно в десять раз быстрее, чем со SPICE списком соединений. При моделировании со SPICE списком соединений наблюдается тенденция увеличения времени симуляции с более высокой скоростью передачи данных.
Для улучшенной SI, DDR3 использует ZQ (Zero Quotient) калибровку и ODT (On Die Termination). Кроме того, DDR4 имеет Vref функциональность на схеме IO, которая может сделать списки соединений SPICE значительно больше. Например, в DDR4 количество элементов (включающее и MOSFET и паразитические RC) на список соединений SPICE раздувается до нескольких десятков тысяч. Чтобы смоделировать SSO шум, необходимо смоделировать полный канал данных, так что количество элементов может достичь нескольких сотен тысяч. С таким количеством элементов время моделирования может занять несколько дней. DDR4 симуляция со списками соединений SPICE IO не реальна. А так как модели IBIS имеют только таблицы данных, моделирующие схемы вывода, время моделирования значительно сокращается.
IBIS 4.2/5.0 (оба) обеспечивают точные результаты симуляции с идеальными условиями питания. Когда возникает SSO шум, у IBIS 4.2 появляются проблемы с точностью, но IBIS 5.0 дает хорошее соответствие результатам SPICE списка соединений. Как видно на Рис.17, есть компромисс между временем симуляции и точностью результатов, когда выбраны модели SPICE список соединений и IBIS 4.2. Однако IBIS 5.0 прекрасно балансирует между точностью и эффективностью.
Источник: mentor.com
