Проблемы верификации разработок DDR4 плат и целостности сигнала. Часть1.

Новые факторы в DDR4, такие как ассиметричная схема окончаний, инверсия шины передачи данных и проверка сигнала с использованием глаз-масок, требуют новых методов проверки деятельности разработок через симуляцию. Данная статья исследует эффекты от DDR4 драйвера POD (псевдо открытый сток) на передачу сигналов шиной передачи данных и описывает методологии для динамического расчета внутреннего VrefDQ уровня DRAM, требуемого для анализа данных глаз, методологии для генерирования и проверки данных глаз, так же, как и способы включения выравнивания и калибровки записи в симуляции. Кроме того, также для разработки плат и выдерживания сроков очень важна оценка одновременных помех переключения (SSN) путем включения эффектов целостности питания в анализ целостности сигнала, по этой тебе будут приведены примеры. Пример системной разработки с использованием IBIS 5.0 моделей известной мощности будет описан, включая детальный пример симуляции в сравнении с результатами IBIS с моделями на уровне транзистора.

Введение

DDR4 - это следующий шаг в семье JEDEC деталей DRAM. Он был разработан для обслуживания потребностей рынка в еще более высоких скоростях и более низком потреблении энергии. Эти факторы повлияли на новые характеристики DDR4, так же, как и на новые требования, которые необходимо учитывать при разработке DDR4 системы.
Первые части этой статьи изучают DDR4 драйвер псевдо открытого стока (POD) и что значит его использование для энергопотребления и уровней эталонного напряжения для ресиверов. Следующие разделы статьи рассматривают пример разработки DDR4 системы и необходимость симуляции с IBIS моделями известной мощности против моделей уровня транзистора для характеристики одновременных помех переключения.

Преимущество POD перед SSTL

Одной из основных сил, действующих в DRAM отрасли, является спрос на более низкое энергопотребление для устройств памяти. Для этих целей DDR4 использует новый стандарт драйверов, известный как Псевдо Открытый сток или POD. В POD приемник прекращает сигнал на высоком уровне, а не на половине напряжения питания.

Чтобы увидеть разницу, которую создает схема прекращения в общем энергопотреблении, можно сравнить ток, текущий в нижнем и верхнем положении.

В нижнем положении ток идет и в SSTL, и в POD. Фактически POD может потреблять немного больший ток, так как прекращение происходит на напряжении питания, тогда как в SSTL прекращение только на половине напряжения питания. Это несколько компенсируется немного более низким напряжением питания в DDR4.

Однако, основное различие между двумя драйверами видно, когда ток высокий. Тогда как SSTL продолжает потреблять ток примерно на том же уровне, что и при низком положении, POD не потребляет энергии при высоком положении. То есть, способ снизить энергопотребление системы с DDR4 – это максимизировать количество высоких положений. Здесь пригодятся свойства DBI. Если есть по меньшей мере 5 DQ сигналов в 8-битной полосе, которые действуют при низком положении, тогда все биты переключены и сигнал инверсии шины передачи данных (DBI) утверждается на низком уровне, чтобы указать, что инверсия имела место. В этом случае из 9 сигналов (8 DQ сигналов и один DBI) по меньшей мере 5 действуют при высоком положении. Если начальные данные содержат четыре или больше DQ сигналов при высоком положении, то DBI сигнал де-устанавливается высоким, еще раз утверждая, что по меньшей мере 5 из 9 битов запускаются при высоком положении. Таким образом на каждой транзакции гарантирован, что по меньшей мере 5 из 9 битов запускаются при высоком положении, которое уменьшает энергопотребление.

Расчет эталонного напряжения (Vref)

В DDR3 внешнее эталонное напряжение используется для сравнения входящего сигнала для определения высокого против низкого. Это внешнее напряжение зачастую генерируется либо за счет делителя напряжения, который затем фильтруется, либо за счет внешнего стабилизатора напряжения. DDR4, однако, требует, чтобы эталонное напряжение генерировалось внутри DRAM и было регулируемо. Эталонное напряжение будет установлено в этом значении на каждом включение питания.

Необходимость в динамическом расчете эталонного напряжения.

Чтобы подчеркнуть, почему эта переменное эталонное напряжение необходимо в DDR4, возьмем простую установку DDR3 и DDR4 драйвера, действующего в оконечном резисторе, который был привязан к соответствующему напряжению. Путем расчета напряжения на ресивере, когда действует высокое состояние и когда низкое, среднее из них будет идеальным напряжением для использования в качестве эталонного порогового напряжения, так как этот уровень будет равноотстоящим от высоких и низких сигналов.

Для расчета этого центрального напряжения анализируется простая установка с драйвером и прекращением. Для упрощения расчетов, мы взяли очень короткую линию передачи, и силу драйвера, когда высокое и низкое положения принимаются равными.
При высоком состоянии напряжение на ресивере будет совмещение эффекта двух источников напряжения Vdd/2 и Vdd (формула 1).

При низком состоянии напряжение на ресивере будет простым делителем напряжения (формула 2).

Центральное напряжение для этой установки DDR3 может быть получено как среднее между этими двумя результатами (формула 3).

Это значение всегда составляет половину напряжения питания. Оно постоянно по отношению ко всем другим аспектам установки, включая значения окончания и силы движения.

Теперь рассмотрим случай с DDR4 и применим тот же алгоритм, что и ранее. Когда DDR4 высокое, напряжение на ресивере просто Vdd, так как окончание и драйвер привязаны к Vdd. Так же как и с DDR3, когда они низкие, то напряжение ресивера является результатом делителя напряжения.