Проблемы верификации разработок DDR4 плат и целостности сигнала. Часть 4.
Старые, но новые проблемы IBIS модели - "Over Clocking"
IBIS модели имеют максимальную рабочую частоту, которая обеспечивает лучшую точность. Если буфер переключается быстрее, чем частота, точностью можно пожертвовать. Этот феномен называется "Over Clocking." («Проблема разгона»). Максимальная рабочая частота зависит от формы волны, описанной в V-T таблицах. Эти волны могут быть разбиты на три секции: зона задержки инициализации, активная зона, и неактивная зона, что видно на Рис.18. Чтобы получить точные результаты, следующая формула должна быть удовлетворена:
Обычно в программах моделирования удаляется зона задержки инициализации в модели IBIS 4.2, что позволяет избежать проблему Over Clocking. Однако, эта техника не может быть использована в моделях IBIS 5.0. Так как [Composite Current] включает ток до драйвера, зона задержки инициализации не может быть обрезана, так как в ней есть ток.
Чтобы избежать проблему Over Clocking, симуляторам необходимо иметь дело с волнами, которые имеют длинные зоны задержки инициализации для IBIS 5.0 моделирования. Симулятор должен поддерживать требование «Длина половины цикла = Длина активной зоны». Рис.20 иллюстрирует концепцию, как каждая зона V-T и I-T волн должна управляться для создания правильного напряжения и волн тока, которые не показывают артефакты проблем overclocking.
Рис. 21 показывает сравнение двух двигателей моделирования. Синяя линия на рисунке показывает волну, сгенерированную традиционным симулятором. Правильный результат волны, изображенный красным, был сгенерирован симулятором, который использует улучшенную технику моделирования.
Проблемы с моделированием SSO шума в DDR4
Рис. 22 показывает установки моделирования для DDR4 интерфейса памяти (также смотри схему моделирования на Рис.23). Контроллер – это корпус an FCBGA (Flip Chip Ball Grid Array) и два 2400Mbps скоростные DDR4 SDRAM, установленные на 6-слойную печатную плату. Были проведены различные симуляции для схем IO с использованием как модели SPICE так и IBIS 5.0. Для симуляций SPICE списка соединений IO сигнал контроллера и схемы питания моделируются в SPICE списке соединений, корпуса и платы моделируются с S-параметрами, а SDRAM моделируются с IBIS 5.0. Для симуляций IBIS 5.0 IO сигнал контроллера моделируется с моделями буфера IBIS 5.0, схема питания моделируется как RC эквивалентная схема, а корпус, печатная плата и SDRAM моделируются также, как и в SPICE симуляции.
Сначала было проведено сравнение между симуляциями моделей SPICE и IBIS 5.0, которые не имеют SSO шума или перекрестного шума. Сигнал DQS и один DQ бит были смоделированы на 2400Mbps. Измерения были выполнены на площадке кристалла SDRAM с DQS в качестве триггера. Обе симуляции хорошо подошли, что видно на Рис.24. Ширина глаза, относящаяся к VdiVW, была в пределах разницы в 10ps. Для подобной симуляции модель IBIS 5.0 обеспечивает достаточную точность.
Затем был изучен SSO шум. Сигналы DQS и 32 DQ бит работали на 2400Mbps, были измерены площадка SDRAM и VDE напряжение на контроллере. Верхняя волна на Рис.25 показывает форму волны VDE, нижняя волна – это форма волны DQ сигнала на SDRAM площадке. Из-за переключения 32 битов DQ сигналов, напряжение VDE на контроллере колеблется, что является SSO шумом. Модель SPICE (синяя линия) и модель IBIS 5.0 (красная линия) встречаются почти идеально. Это подтверждает, что SSO шум был точно смоделирован с использованием модели IBIS 5.0.
Следующим шагом было проведено сравнение моделей, где выражен и SSO шум и перекрестный шум. DQS сигналы и один сигнал DQ (жертва) работали на 2400Mbps с другими 31 битами (агрессоры), работающими в фазе и вне фазы с DQ жертвой. Измерение было проведено на SDRAM площадке с DQS в качестве триггера. Результаты показаны на Рис.26.
Ширина глаза на Рис.26 стала меньше, чем ширины на Рис.24 из-за SSO шума. Сравнение результатов симуляции моделей SPICE и IBIS 5.0 показывает, что ширина глаза IBIS 5.0 больше (300ps против 278ps). Симуляция модели IBIS 5.0 недооценивает влияние SSO шума на 22ps (8%). Эта недооценка вызвана игнорированием колебаний отсрочки в до-драйверной схеме. Модель IBIS 5.0 игнорирует эффекты от изменения напряжения на до-драйверной схеме. Увеличение напряжения на схеме заставляет транзисторы на до-драйверных сземах переключаться быстрее; при уменьшении напряжения наблюдается обратный эффект. Эти изменения напряжения могут привести к несовпадению времени между вхождением и выхождением сигнальных путей до драйвера, также как общему увеличению или снижению отсрочки переключения драйвера.
Наконец, мы сравнили время симуляций. Один цикл PRBS7 входного сигнала для DDR4-2400Mbps составил 60ns. Это заняло 221 час (9,2 дней) для моделирования схемы, показанной на Рис.23 с моделью SPICE. Симуляция модели IBIS 5.0 завершилась за 3 часа, что на 98,6% меньше, чем время модели SPICE. IBIS 5.0 полезна для моделирования в больших масштабах, что необходимо для чип-корпусных печатных плат.
Важно: Результаты выполнения базируются на симуляциях, в которых не было предпринято никаких попыток обеспечить установку эквивалентных условий моделирования, таких как шаг времени, аппаратных средств и т.д.
Заключение
Успешная разработка DDR4 печатных плат может быть выполнена с использованием аналитических методик, описанных в данной статье. Программное обеспечение EDA, обновленное для проведения DDR4 моделирования, может помочь разработчику правильно использовать DBI, правильно рассчитать уровень Vref для анализа, применить маску DDR4 ресивера для проверки синхронизации и сгенерировать данные глаз с корректным учетом искажений. Использование IBIS 5.0 модели может значительно ускорить время моделирования, вместе с тем обеспечивая достаточно точное моделирование эффекты SSO искажений.
Источник: mentor.com
