На чём основаны шины DDR

18.02.2021 | Статьи Технологии, исследования, инновации ● a-contract.ru

Среди всех используемых сегодня высокоскоростных шин памяти наибольшее распространение получила шина DDR. Конструкция данного вида шин не представляет собой ничего сложного и её использование сопряжено всего лишь с несколькими ключевыми принципами. Однако при этом разработка DDR шин имеет ряд «подводных камней», которые создают сложности и могут привести к ошибке при отсутствии достаточного опыта у проектировщика.

Для того, чтобы разобраться в этих сложностях, необходимо сперва получить чёткое понимание структурных элементов шины, это важно для соблюдения необходимых условий проектирования.

В состав шины входят один контроллер с одной стороны и один или несколько чипов DRAM – с другой. Контроллер выполняет две основные функции: запись и чтение данных на (с) чипы DRAM.

Принцип функционирования DDR

Описанные выше операции выполняются благодаря двум наборам сигналов: по шине данных и шине адреса/команд (см. рис.1)

Рис. 1. Шина DDR использует два набора сигналов, как большинство шин памяти

Двунаправленная шина данных может иметь различное количество линий для передачи данных. Линия включает в себя уникальный DQS (стробирующий) сигнал и соответствующий сигнал данных.

Как правило, линия включает 8 бит. Но бывает и DRAM всего лишь с 4-мя битами данных, вот почему некоторые линии имеют 4 бита. Но вне зависимости от того, сколько битов в линии, каждый из них фиксируется в процессе передачи сигнала DQS. Все сигналы данных являются односторонними, а сигналы DQS для шин DDR3 и DDR4 всегда дифференциальные, для шин DDR2 сигналы DQS могут быть как односторонними, так и дифференциальными.

В процессе записи контроллер даёт сигнал примерно на равных промежутках времени между 2-я передачами сигнала DQS (см. рис. 2). Это объясняет, почему так важна стабильность сигнала данных в то, время, когда идёт передача сигнала DQS. После этого чип DRAM фиксирует сигнал данных в процессе передачи DQS. Тут разработчик должен удостовериться, что периоды установки и удерживания на DRAM соответствуют тому, что необходимо.

Рис. 2. Для записи контроллер пускает сигнал приблизительно посередине между двумя передачами сигнала DQS

Продолжение статьи читайте в первоисточнике по ссылке - russianelectronics.ru/ddr/