Практическое руководство по проектированию высокоскоростных печатных плат и систем. часть 1

На графиках, показанных на Рис. 17.6, 17.7 и 17.8,  можно увидеть, что отражения на открытом конце трансмиссии превышают номинальное входное напряжение логического семейства. В этом случае это 5 вольт CMOS, которые могут выдержать логическое напряжение 1 до +5,7 вольт и логическое напряжение 0 до -0,7 вольт. Очевидно, что данного состояния надо избегать. Проблема избыточного напряжения вызвана быстрым перепадом, а не тактовой частотой или значением, при котором происходит перепад. Когда перепады достаточно быстрые для длины линии трансмиссии, происходит подобное состояние избыточного напряжения. В какой момент это правда? Чтобы понять, когда данное состояние перерастает в проблему, используем схему на Рис. 17.2, 5-вольт CMOS схему. Анализ будет проводиться по заднему фронту перехода с логики 1 к логике 0. Мы используем это измерение, потому что задний фронт большинства логических семейств быстрее, чем передний фронт. Как только длина линии трансмисии, при которой удвоение напряжения нарушает входное напряжение, устанавливается, это может быть использовано в качестве меры, когда разработка становится высокоскоростной для любого логического перехода.

Рис. 19.1 состоит из того же набора условий, что и Рис. 17.2 и показывает задний фронт.

На Рис. 19.1 видно, что выброс напряжения ушел примерно на 2,4 вольт ниже земли, что является неудовлетворительным. При 12 дюймах линия трансмиссии длиннее, чем один TEL (электрическая длина перехода). Один  TEL – это 1,5 наносекунды. На Рис.19.2 линия была сокращена до ½ TEL.